MIPS BusBridge 3

イマジネーションの合成可能機能ブロックであるBusBridge 3ファミリは、SoC設計者が標準的な高性能チップバスハイアラーキーにMIPS32 CPUを統合するのを容易にします。機能ブロックは、高性能で合成可能なCPUコアMIPS32シリーズに属する24K、24KE、34K、74K、1004K、および1074Kコアファミリ全モデルをサポートし、AXIまたはOCPバスプロトコルによる低レイテンシ動作を容易に実現できます。機能ブロックは、独自のSoCの設計、製造を目指す半導体OEM、ASIC開発者、システムOEM向け製品です。このファミリには現在、2つの製品があります。

OCP2AXIブリッジおよびAXI2OCPブリッジ

OCP2AXIブリッジは、MIPS32 OCPインターフェースをAXIシステムバスに接続する際に使用します。ゲートカウントの小さな、完全に合成可能なこのコアを使うことで、MIPS32 CPUと高性能AXIバス間のトランザクション処理に伴うレイテンシペナルティをゼロに、または極力小さくすることができます。

OCPスプリッタ

OCPスプリッタは小さな、合成可能な機能ブロックで、1つのOCP入力を持ち、これを2つのOCP出力に拡張します。送受信動作に伴うレイテンシはゼロです。

コアはともに完全に合成可能です。ユーザーは成果物を希望に応じて自由に変更できます。ただし、その結果の機能性と検証はユーザー自身の責任となります。予めご了承ください。

OCP2AXIブリッジ


  • AXI v 1.0準拠
  • OCP 2.1マスタからAXI 1.0スレーブへ
  • 32ビットアドレッシング
  • 64ビットデータパス
  • レイテンシはリクエスト時に1サイクル、レスポンス時はゼロレイテンシ
  • AXIシステムクロックを使用

AXI2OCPブリッジ


  • AXI 1.0マスタからOCP 2.1スレーブへ

OCPスプリッタ


  • OCP 2.1準拠
  • OCPマスタ入力×1、OCPスレーブ出力×2
  • ユーザーが構成可能なアドレスデコード
  • 構成可能なポートプライオリティ
  • 構成可能なフロー制御
  • ゼロレイテンシ

ダウンロードとドキュメント

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